Realização: 14/10/2024 a 18/10/2024 Horário: Das 8h às 18h

Inscrições: até dia 07/10/2024

Carga horária: 36h

Vagas: 30

Local: Itajubá/MG

Informações sobre o curso:

Capacitação em descrição de circuitos lógicos usando Verilog, tanto na forma comportamental quanto na forma estrutural, para síntese. Capacitação em ferramentas de síntese usando Verilog e programação de dispositivos lógicos programáveis

Púbico alvo:

Destinado a engenheiros, técnicos e profissionais que desejam atuar no desenvolvimento e aplicação de circuitos e sistemas digitais.

Conteúdo:

Introdução à microeletrônica;

linguagens de descrição;

construções básicas em VHDL;

sinais, expressões e operadores;

descrição estrutural;

arquiteturas multi-processo;

descrição comportamental;

codificação para síntese;

técnicas de modelagem;

temporização e atrasos;

modelamento e síntese de circuitos lógicos combinacionais;

modelamento e síntese de circuitos síncronos;

modelamento e síntese de máquina de estados;

síntese lógica de blocos;

análise estática e temporização;

circuitos aritméticos;

interconexões;

testabilidade;

considerações práticas;

dispositivos programáveis;

ferramentas de programação;

aplicações e estudos de casos.

Coordenador:

Tales Cleber Pimenta

Instrutores:

Leonardo B. Zoccal (externo)

Robson Luiz Moreno (externo)

Investimento: R$2.660,00 (dois mil seiscentos e sessenta reais)

Forma de pagamento: pix, transferência bancaria ou boleto.